Kamakailan lamang ay inihayag ng TSMC sa isang seminar sa teknolohiya ng North American na The Defect Density (D0) ng teknolohiyang proseso ng N2 (2NM) kumpara sa mga proseso ng hinalinhan nito sa parehong yugto.Ayon sa kumpanya, ang density ng depekto ng proseso ng N2 ay mas mababa kaysa sa N3 (3nm), N5 (5nm), at N7 (7nm) na mga node ng pagmamanupaktura.Bilang karagdagan, ang slide ay nagpapakita na ang proseso ng N2 ng TSMC ay dalawang quarter pa rin ang layo mula sa paggawa ng masa, na nangangahulugang ang TSMC ay inaasahang magsisimulang gumawa ng 2nm chips sa pagtatapos ng ika -apat na quarter ng 2025 tulad ng inaasahan.
Bagaman ang proseso ng N2 ng TSMC ay ang unang teknolohiya ng proseso ng kumpanya upang mag -ampon ng buong gate singsing (GAA) nanosheet transistors, ang kakulangan ng depekto ng node na ito ay mas mababa kaysa sa nakaraang proseso ng henerasyon sa parehong yugto, dalawang quarters nangunguna sa mass production (MP).Ang mga nakaraang proseso ng henerasyon- N3/N3P, N5/N4, at N7/N6- lahat ay ginamit na mga transistor na fin-effects ng patlang (FINFET).Samakatuwid, bagaman ang N2 ay ang unang node ng TSMC na magpatibay ng mga transistor ng GAA nanosheet, ang pagbabawas ng density ng depekto nito ay mas malaki kaysa sa nakaraang proseso ng henerasyon bago pumasok sa milyahe ng mass production (HVM).
Ang tsart na ito ay naglalarawan ng pagkakaiba -iba ng density ng depekto sa paglipas ng panahon, na sumasaklaw mula sa tatlong quarter bago ang paggawa ng masa hanggang anim na quarter pagkatapos ng paggawa ng masa.Kabilang sa lahat ng ipinapakita na mga node - N7/N6 (berde), N5/N4 (lila), N3/N3p (pula), at N2 (asul) - ang density ng depekto ay makabuluhang bumababa sa pagtaas ng ani, ngunit ang rate ng pagbaba ay nag -iiba depende sa pagiging kumplikado ng mga node.Kapansin -pansin na ang N5/N4 ay ang pinaka -aktibo sa pagbabawas ng mga maagang depekto, habang ang pagpapabuti ng ani ng N7/N6 ay medyo banayad.Ang paunang antas ng depekto ng curve ng N2 ay mas mataas kaysa sa N5/N4, ngunit pagkatapos ay mahigpit na bumababa, na kung saan ay napakalapit sa tilapon ng pagbabawas ng depekto ng N3/N3P.
Binibigyang diin ng slide na ang pagkakaiba -iba ng ani at produkto ay mananatiling pangunahing mga kadahilanan sa pagmamaneho para sa pagpapabilis ng pagpapabuti ng density ng depekto.Ang mas malaking produksiyon at sari -saring mga produkto gamit ang parehong proseso ay maaaring makilala at iwasto ang density ng depekto at magbunga ng mga isyu nang mas mabilis, pagpapagana ng TSMC na ma -optimize ang mga siklo ng pag -aaral ng depekto.Sinabi ng TSMC na ang teknolohiyang pagmamanupaktura ng N2 ay nakakuha ng mas maraming mga bagong chips kaysa sa nauna nitong teknolohiya (dahil ang TSMC ngayon ay gumagawa ng N2 chips para sa mga customer ng smartphone at high-performance computing (HPC) na nasa peligro), at ang kakulangan sa density ng density ng density ay karaniwang kinukumpirma ito.
Isinasaalang -alang ang mga kadahilanan ng peligro na nagawa sa pamamagitan ng pagpapakilala ng isang bagong arkitektura ng transistor, partikular na mahalaga para sa rate ng pagbabawas ng depekto ng N2 upang manatiling naaayon sa mga nakaraang node na batay sa FinFET.Ipinapahiwatig nito na ang TSMC ay matagumpay na inilipat ang proseso ng pag -aaral at kadalubhasaan sa pamamahala ng depekto sa bagong panahon ng GAAFET nang hindi nakatagpo ng mga makabuluhang pag -setback.
RFQs/ORDER (0)